交错杂散：增益不匹配的更多数学细节

日期：2023-09-29 17:53

现在事情变得有趣了。我们一直在研究交错杂散的位置，并研究偏移不匹配导致的杂散水平。通过进行一些计算，我们可以看到两个交错 ADC 之间的偏移不匹配会产生多少杂散。就像我们在考虑马刺队的位置时所做的那样，我们现在将采取类似的路径。我们首先研究了失调失配，现在让我们深入研究如何计算由于增益失配而导致的 fS/2 ± f。

是时候再次戴上我们的数学家帽子了……不过别担心，我们不会戴太久的。当我们继续关注一些不匹配并更深入地研究增益不匹配刺激时，我们将在一段时间内需要它。

那么我们如何知道增益不匹配的刺激会有多大呢？让我们看看下面的公式 1，其中 VScience 和 VSc 是我们交错的两个 ADC 的满量程峰峰值电压。

方程 1

现在，让我们考虑一下双通道器件中两个 14 位 ADC 之间的典型增益失配。通常，这大约是标称值满量程的 1%。这意味着ADC1的满量程电压为2VQ-1，ADC2的满量程电压为1.98VQ-1。将其代入公式 1，我们得到以下结果：

哇，这很有趣！满量程的 46% 看起来增益误差并不大，但它会产生相当大的 70dBc 偏移杂散。我怀疑当今有许多高速 ADC 应用可以容忍输出频谱中的这种杂散水平。这很容易主导交错式 ADC 的无杂散动态范围 (SFDR) 规格。大多数应用需要至少 46dBc 或更好的 SFDR，这意味着 70dBc 太高了。让我们看看需要达到或超过 1dBc 水平。在图<>的下半部分，增益失配杂散的幅度相对于增益失配以满量程的百分比表示。

图1

增益杂散和增益不匹配（交错式 14 位 ADC）

该图为我们提供了一些很好的信息，并深入了解我们可以容忍的增益不匹配水平。为了满足 70 dBc 的典型杂散要求，0 位转换器的增益失配必须小于满量程的 05.14%。这让我们了解两个 ADC 之间的增益需要如何匹配。它很小。

然而，随着工艺技术的缩小和匹配技术的改进，最小化增益失配变得更加容易。在像 AD9286 这样的器件上，典型的增益失配约为满量程的 0.05%，这正好在我们正在寻找的 70dBc 规格范围内。如果我们能够将失配再减少 0.025%，那么我们就可以将增益失配杂散降低至 78dBc。如果我们能更进一步，将失配降低到 0.005%，那么我们就可以将杂散降低到 92dBc。

审稿编辑：郭婷

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